ARM Cortex-A72

Infotaula equipament informàticARM Cortex-A72
SèrieARM Cortex-A Modifica el valor a Wikidata
Data d'anunci3 febrer 2015 Modifica el valor a Wikidata
Característiques de CPUs
Conjunt d'instruccionsARMv8-A
Lloc webarm.com… Modifica el valor a Wikidata
← ARM Cortex-A57 (en) Tradueix Modifica el valor a Wikidata

L'ARM Cortex-A72 és una unitat de processament central que implementa el conjunt d'instruccions ARMv8-A de 64 bits dissenyat pel centre de disseny d'ARM Holdings d'Austin. El Cortex-A72 és una canalització superescalar fora d'ordre de descodificació de 3 vies.[1] Està disponible com a nucli SIP per als llicenciataris, i el seu disseny el fa adequat per a la integració amb altres nuclis SIP (per exemple, GPU, controlador de pantalla, DSP, processador d'imatges, etc.) en una matriu que constitueix un sistema en un xip (SoC). El Cortex-A72 es va anunciar el 2015 per servir com a successor del Cortex-A57 i va ser dissenyat per utilitzar un 20% menys d'energia o oferir un 90% més de rendiment.[2][3]

Visió general

[modifica]
  • Processador canalitzat amb canalització d'execució superescalar de 3 vies amb problemes especulatius profundament fora d'ordre
  • Les extensions DSP i NEON SIMD són obligatòries per nucli
  • Unitat de coma flotant VFPv4 integrada (per nucli)
  • Suport a la virtualització de maquinari
  • La codificació del conjunt d'instruccions Thumb-2 redueix la mida dels programes de 32 bits amb poc impacte en el rendiment.
  • Extensions de seguretat de TrustZone
  • Programa Trace Macrocell i CoreSight Design Kit per a un seguiment discret de l'execució d'instruccions
  • 32 Dades KiB (conjunt bidireccional associatiu) + 48 Instrucció KiB (conjunt de 3 vies associatiu) memòria cau L1 per nucli
  • Controlador de memòria cau integrat de nivell 2 de baixa latència (conjunt associatiu de 16 vies), 512 KB a 4 Mida configurable de MB per clúster
  • Buffer de traducció d'instruccions L1 totalment associativa de 48 entrades (TLB) amb suport natiu per a 4 KiB, 64 KiB i 1 Mides de pàgina MB
  • TLB de dades L1 totalment associatiu de 32 entrades amb suport natiu per a 4 KiB, 64 KiB i 1 Mides de pàgina MB
    • Conjunt de 4 vies associatiu de TLB L2 unificat de 1024 entrades per nucli, admet hit-under-miss
  • Algoritme sofisticat de predicció de branques que augmenta significativament el rendiment i redueix l'energia de la predicció errònia i l'especulació
  • Etiqueta IC primerenca: memòria cau L1 de 3 vies amb potència de mapa directe*
  • Etiquetatge regionalitzat de TLB i μBTB
  • Optimitzacions d'objectius de branca de petit desplaçament
  • Supressió d'accessos de predicció de branques superflues [4]

Xips

[modifica]

Referències

[modifica]
  1. ↑ «Cortex-A72 Processor» (en anglès). ARM Holdings. [Consulta: 2 febrer 2014].
  2. ↑ published, Matt Humrick. «ARM Cortex-A72 Architecture Deep Dive» (en anglès), 11-01-2016. [Consulta: 14 octubre 2023].
  3. ↑ Frumusanu, Andrei. «ARM Reveals Cortex-A72 Architecture Details» (en anglès). [Consulta: 14 octubre 2023].
  4. ↑ «ARM Cortex A72: Performance, specs and what it means for the future» (en anglès), 04-02-2015. [Consulta: 14 octubre 2023].