High Bandwidth Memory

HBM
HBM2 →

Oblia de DRAM HBM2.

La memòria d'ample de banda alt (HBM) és una interfície de memòria d'ordinador d'alta velocitat per a la memòria d'accés aleatori dinàmic síncron apilat en 3D (SDRAM) inicialment de Samsung, AMD i SK Hynix. S'utilitza conjuntament amb acceleradors de gràfics d'alt rendiment, dispositius de xarxa, ASIC d'IA de centre de dades d'alt rendiment, com a memòria cau al paquet a les CPU ^[1] i RAM al paquet en les properes CPU i FPGA i en alguns superordinadors (com ara el NEC SX-Aurora TSUBASA i Fujitsu A64FX). El primer xip de memòria HBM va ser produït per SK Hynix el 2013,^[2] i els primers dispositius que van utilitzar HBM van ser la GPU d'AMD Fiji el 2015.

La memòria d'amplada de banda alt va ser adoptada per JEDEC com a estàndard de la indústria l'octubre de 2013. La segona generació, HBM2, va ser acceptada per JEDEC el gener de 2016.^[3]

Història

La memòria apilada es va comercialitzar inicialment a la indústria de la memòria flash. Toshiba va introduir un xip de memòria flash NAND amb vuit matrius apilades a l'abril de 2007, seguit per Hynix Semiconductor introduint un xip flash NAND amb 24 matrius apilades el setembre de 2007.

Elpida Memory va comercialitzar la memòria d'accés aleatori (RAM) apilada en 3D mitjançant tecnologia de silici via (TSV), que va desenvolupar els primers 8 Xip DRAM GB (apilat amb quatre matrius DDR3 SDRAM) el setembre de 2009 i el va llançar el juny de 2011. El 2011, SK Hynix va presentar 16 Memòria DDR3 GB (40 nm) utilitzant la tecnologia TSV,^[4] Samsung Electronics va introduir 3D-stacked 32 GB DDR3 (30 nm) basat en TSV al setembre, i després Samsung i Micron Technology van anunciar la tecnologia Hybrid Memory Cube (HMC) basada en TSV a l'octubre.^[5]

JEDEC va llançar per primera vegada l'estàndard JESD229 per a la memòria Wide IO,^[6] el predecessor d'HBM amb quatre canals de 128 bits amb un ritme de velocitat de dades únic, el desembre de 2011 després de diversos anys de treball. El primer estàndard HBM JESD235 va seguir l'octubre de 2013.

Tecnologia

HBM aconsegueix una amplada de banda més gran mentre utilitza menys potència en un factor de forma substancialment més petit que DDR4 o GDDR5. Això s'aconsegueix apilant fins a vuit matrius DRAM i una matriu base opcional que pot incloure circuits de memòria intermèdia i lògica de prova.^[7] La pila es connecta sovint al controlador de memòria d'una GPU o CPU a través d'un substrat, com ara un interposador de silici.^[8][9] Alternativament, la matriu de memòria es podria apilar directament al xip de la CPU o la GPU. Dins de la pila, la matriu està interconnectada verticalment mitjançant vies de silici (TSV) i microbumps. La tecnologia HBM és similar en principi però incompatible amb la interfície Hybrid Memory Cube (HMC) desenvolupada per Micron Technology.

Tecnologia	bus	velocitat	amblada banda
HBN	128_bits	1GT/s	128GB/s
HBM2	1024_bits	2GT/s	256GB/s
HBM2E	"	3,2GT/s	410GB/s
HBM3	"		819GB/s
HBM3E	"		1 TB/s

Referències

1. Shilov, Anton. «Intel Confirms On-Package HBM Memory Support for Sapphire Rapids» (en anglès americà). Tom's Hardware, 30-12-2020. [Consulta: 1r gener 2021].
2. «History: 2010s» (en anglès). SK Hynix. [Consulta: 7 març 2023].
3. «JESD235a: High Bandwidth Memory 2» (en anglès), 12-01-2016.
4. «History: 2010s» (en anglès). SK Hynix. [Consulta: 7 març 2023].
5. Kada, Morihiro. «Research and Development History of Three-Dimensional Integration Technology». A: Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications (en anglès). Springer, 2015, p. 15–8. ISBN 9783319186757. 
6. «WIDE I/O SINGLE DATA RATE (WIDE I/O SDR) standard JESD229» (en anglès).
7. Sohn et.al. (Samsung) IEEE Journal of Solid-State Circuits, 52, 1, 1-2017, pàg. 250–260. Bibcode: 2017IJSSC..52..250S. DOI: 10.1109/JSSC.2016.2602221.
8. «What's Next for High Bandwidth Memory» (en anglès), 17-12-2019.
9. «Interposers» (en anglès).