Latch-up

Transistors d'unió bipolar intrínseca en tecnologia CMOS.
Circuit equivalent de latch-up CMOS.

En electrònica, un latch-up (enganxament) és un tipus de curtcircuit que es pot produir en un circuit integrat (IC). Més concretament, és la creació inadvertida d'un camí de baixa impedància entre els rails d'alimentació d'un circuit MOSFET, provocant una estructura parasitària que pertorba el bon funcionament del component, possiblement fins i tot conduint a la seva destrucció a causa d'una sobreintensitat. Cal un cicle d'engegada per corregir aquesta situació.[1]

L'estructura paràsita sol ser equivalent a un tiristor (o SCR), una estructura PNPN que actua com un PNP i un transistor NPN apilats l'un al costat de l'altre. Durant un latch-upquan un dels transistors està conduint, l'altre també comença a conduir. Tots dos es mantenen en saturació mentre l'estructura estigui esbiaixada cap endavant i hi circuli una mica de corrent, cosa que normalment significa fins que s'apaga. L'estructura paràsita SCR es forma com a part del parell de transistors PMOS i NMOS tòtem pol als controladors de sortida de les portes.

El latch-up no ha de passar entre els rails d'alimentació: pot passar a qualsevol lloc on existeixi l'estructura paràsit requerida. Una causa comuna de latch-up és un pic de tensió positiu o negatiu en un pin d'entrada o sortida d'un xip digital que supera la tensió del carril en més d'una caiguda d'un díode. Una altra causa és la tensió d'alimentació que supera la valoració màxima absoluta, sovint per un pic transitori a la font d'alimentació. Condueix a una ruptura d'una unió interna. Això passa sovint en circuits que utilitzen múltiples tensions d'alimentació que no surten en la seqüència requerida a l'engegada, donant lloc a tensions a les línies de dades que superen la classificació d'entrada de peces que encara no han assolit una tensió nominal d'alimentació. Els tancaments també poden ser causats per un esdeveniment de descàrrega electroestàtica.

Una altra causa comuna de latch-ups és la radiació ionitzant, la qual cosa fa que sigui un problema important en productes electrònics dissenyats per a aplicacions espacials (o d'altitud molt elevada). Un latch-up d'un sol esdeveniment és un enganxament causat per un únic esdeveniment alterat, normalment ions pesats o protons de raigs còsmics o erupcions solars.[2][3] El latch-up d'esdeveniment únic (SEL) es pot eliminar completament mitjançant diverses tècniques de fabricació, com a part de l'enduriment per radiació.[4]

La interferència de microones d'alta potència també pot desencadenar latch-ups.[5]

Tant els circuits integrats CMOS com els circuits integrats TTL són més susceptibles d'enganxar-se a temperatures més altes.[6]

Tots els circuits integrats CMOS tenen camins de latch-up, però hi ha diverses tècniques de disseny que redueixen la susceptibilitat al latch-up.[7][8][9]

Prevenció del latch-up

[modifica]

És possible dissenyar xips perquè siguin resistents a l'enganxament afegint una capa d'òxid aïllant (anomenada trench) que envolta tant els transistors NMOS com els PMOS. Això trenca l'estructura del rectificador controlat per silici (SCR) paràsit entre aquests transistors. Aquestes parts són importants en els casos en què no es pot garantir la seqüenciació adequada de l'alimentació i els senyals, com ara els dispositius d'intercanvi en calent.

Assajos contra el lach-up: vegeu EIA / JEDEC STANDARD IC Latch-Up Test EIA/JESD78.

Referències

[modifica]
  1. ↑ «Latch-Up» (en anglès). https://www.ti.com.+[Consulta: 9 maig 2023].
  2. ↑ R. Koga, K.B. Crawford, S.J. Hansel, B.M. Johnson, D.D. Lau, S.H. Penzin, S.D. Pinkerton, M.C. Maher. "AN-932 SEU and Latch Up Tolerant Advanced CMOS Technology". 1994.
  3. ↑ "Single-event latch-up protection of integrated circuits". 2002.
  4. ↑ D. J. Shirley and M. K. McLelland. "The Next-Generation SC-7 RISC Spaceflight Computer". Southwest Research Institute. p. 3
  5. ↑ H. Wang, J. Li, H. Li, K. Xiao and H. Chen. "Experimental study and Spice simulation of CMOS inverters latch-up effects due to high power microwave interference" Arxivat 2021-02-25 a Wayback Machine.. 2008.
  6. ↑ Cooper, M.S.; Retzler, J.P. "High Temperature Schottky TTL latch-up". doi: 10.1109/TNS.1978.4329568 1978.
  7. ↑ "Understanding Latch-Up in Advanced CMOS Logic". quote: "structures used in all CMOS ICs ... have latch-up paths associated with them"
  8. ↑ Jerry C. Whitaker. "Microelectronics 2nd Edition". 2005. p. 7-7 to 7-8. quote: "CMOS inverters and gates inherently have ... parasitic bipolar transistors that form a silicon controlled rectifier (SCR). Although ... latch-up cannot be avoided, CMOS manufacturers design input and output circuits that are latch-up resistant"
  9. ↑ Fairchild. "Fairchild's Process Enhancements Eliminate the CMOS SCR Latch-Up Problem In 74HC Logic". 1998.