R10000

R10000
Desenvolupador	MIPS Technologies
Fabricant	NEC Corporation Toshiba
Característiques de CPUs
Conjunt d'instruccions	Arquitectura del conjunt d'instruccions

L'R10000, amb el nom en codi "T5", és una implementació de microprocessador RISC de l'arquitectura de conjunt d'instruccions (ISA) MIPS IV desenvolupada per MIPS Technologies, Inc. (MTI), llavors una divisió de Silicon Graphics, Inc. (SGI). Els dissenyadors principals són Chris Rowen i Kenneth C. Yeager. La microarquitectura R10000 es coneix com ANDES, una abreviatura d'Arquitectura amb programació d'execució dinàmica no seqüencial. El R10000 substitueix en gran manera el R8000 a la gamma alta i el R4400 en altres llocs. MTI era una companyia de semiconductors sense fables; el R10000 va ser fabricat per NEC i Toshiba. Els fabricants anteriors de microprocessadors MIPS com Integrated Device Technology (IDT) i altres tres no van fabricar el R10000, ja que era més car fer-ho que el R4000 i el R4400.^[1]

Història

El R10000 es va introduir el gener de 1996 amb freqüències de rellotge de 175 MHz i 195 MHz. La versió de 150 MHz es va introduir a la línia de productes O2 el 1997, però es va suspendre poc després a causa de la preferència del client pel la versió de 175 MHz. El R10000 no estava disponible en grans volums fins a finals d'any a causa de problemes de fabricació a les foneries de MIPS. La versió de 195 MHz va ser escassa durant l'any 1996 i, com a resultat, tenia un preu de 3.000 dòlars.^[2]

El 25 de setembre de 1996, SGI va anunciar que els R10000 fabricats per NEC entre març i finals de juliol d'aquell any eren defectuosos, consumint massa corrent i fent que els sistemes s'apagassin durant el funcionament. SGI va recordar 10.000 R10000 que s'havien enviat en sistemes com a resultat, la qual cosa va afectar els guanys de l'empresa.

El 1997, una versió de R10000 es va fabricar en un procés de 0,25 µm va permetre que el microprocessador arribés a 250 MHz.^[3]

Descripció

Tret de matriu NEC VR10000.

L'R10000 és un disseny superescalar de quatre vies que implementa el canvi de nom del registre i executa instruccions fora d'ordre. El seu disseny s'allunya dels anteriors microprocessadors MTI com el R4000, que és un disseny escalar molt més senzill que es basa en gran manera en altes velocitats de rellotge per al rendiment.

L'R10000 obté quatre instruccions cada cicle de la seva memòria cau d'instruccions. Aquestes instruccions es descodifiquen i després es col·loquen a les cues d'instruccions d'enter, de coma flotant o de càrrega/emmagatzema, depenent del tipus d'instrucció. La unitat de descodificació està assistida per les instruccions predescodificades de la memòria cau d'instruccions, que afegeixen cinc bits a cada instrucció per permetre a la unitat identificar ràpidament en quina unitat d'execució s'executa la instrucció i reorganitzar el format de la instrucció per optimitzar la descodificació. procés.

Cadascuna de les cues d'instruccions pot acceptar fins a quatre instruccions del descodificador, evitant qualsevol coll d'ampolla. Les cues d'instruccions envien les seves instruccions a les seves unitats d'execució de manera dinàmica en funció de la disponibilitat d' operands i recursos. Cadascuna de les cues, excepte la cua de càrrega/emmagatzematge, pot emetre fins a dues instruccions per cicle a les seves unitats d'execució. La cua de càrrega/emmagatzematge només pot emetre una instrucció. Així, el R10000 pot emetre fins a cinc instruccions per cicle.^[4]

Referències

1. «200-MHz superscalar RISC microprocessor | IEEE Journals & Magazine | IEEE Xplore» (en anglès). [Consulta: 1r gener 2024].
2. Gwennap, Linley (27 January 1997). "Alpha Sails, PowerPC Flails". Microprocessor Report, pp. 1, 6–9., p. 8."
3. «Beyond the RISC Architecture - The Post-RISC CPU Draft 2.3» (en anglès). [Consulta: 1r gener 2024].
4. «MIPS Rolls Out Its First RISC-V Processor Core – It’s a Big ‘Un» (en anglès americà), 09-01-2023. [Consulta: 1r gener 2024].