Матрица макроячеек

выходная макроячейка PAL 22V10 компании AMD
EPROM-EPLD компании Altera

Матрица макроячеек (англ. Macrocell array) — подход в разработке и производстве интегральных схем специального назначения (ASIC), при котором значительную часть будущей микросхемы составляют заранее изготовленные матрицы из стандартизированных (хорошо-утилизируемых) единиц — макроячеек.[1][2]

По существу, это следующий небольшой шаг на базе ранее разработанной технологии базового матричного кристалла (англ. gate array), также широко используемой при производстве программируемых логических интегральных схем типа CPLD (PAL), так как вместо заранее подготовленных матриц логических вентилей, матрицы макроячеек, сами состоящие из логических вентилей выполняют логические и другие функции более высокого уровня, такие как триггеры (англ. flip-flop), арифметическо-логические устройства, цифровые регистры и им подобные.[3][4]

Такие матрицы макроячеек (master slice — «базовая часть») размещаются в определенных местах и слоях изготавливаемой полупроводниковой пластины, содержащей чипы будущих микросхем. Для получения конкретной специализированной микросхемы, эти «базовые части» соединяются на следующих этапах технологического процесса обработки пластины металлическими межсоединениями в соответствии с заданными для микросхемы функциями. [5]

Базовые наборы матриц из макроячеек обычно размещаются на полупроводниковой пластине в значительном количестве, вне зависимости от требований потенциального заказчика. Поэтому выполнение конкретного заказа на разработку и изготовление интегральной схемы может быть выполнено в более короткие сроки относительно микросхемы с такими же требуемыми функциями, изготавливаемой на базе обычных ячеек, когда применяется полностью специализированный подход[англ.](Full custom) к разработке микросхем. В случае использования матрицы макроячеек снижаются расходы на разработку и изготовление набора фотошаблонов для формирования слоёв интегральной схемы, составляющие обычно значительную часть от её стоимости, так как в этом случае требуется меньшее количество специализированных фотошаблонов для её изготовления. Кроме того, снижаются расходы на верификацию и тестирование микросхемы, поскольку те же методы и устройства могут быть использованы для всех матриц макроячеек микросхем, изготавливаемых на полупроводниковой пластине данного типоразмера.[5]

К недостаткам метода использования заранее подготовленных матриц макроячеек, относительно других подходов к разработке и изготовлению специализированных по их назначению микросхем, можно отнести меньшую плотность и эффективность использования полупроводниковой пластины. Однако он достаточно эффективен и вполне применим в мелкосерийном производстве.[6]

Примечания

[править | править код]
  1. ↑ ASIC TECHNOLOGY TRENDS. Дата обращения: 15 мая 2011. Архивировано 24 декабря 2012 года.
  2. ↑ PROGRAMMABLE ASIC LOGIC CELLS. Дата обращения: 15 мая 2011. Архивировано 10 апреля 2016 года.
  3. ↑ Application specific integrated circuits. Дата обращения: 15 мая 2011. Архивировано из оригинала 8 мая 2011 года.
  4. ↑ MAX 7000 Programmable Logic Device Family. Дата обращения: 15 мая 2011. Архивировано 22 марта 2015 года.
  5. ↑ 1 2 Field-Programmable Gate Array (FPGA) and Factory Programmed Application Specific Integrated Circuit (ASIC). Дата обращения: 15 мая 2011. Архивировано 15 февраля 2011 года.
  6. ↑ INTRODUCTION TO ASICs (недоступная ссылка)

См. также

[править | править код]