Sunny Cove (microarquitectura)

Infotaula equipament informàticSunny Cove (microarquitectura)
DesenvolupadorIntel (mul) Tradueix Modifica el valor a Wikidata
Característiques de CPUs
Conjunt d'instruccionsx86-64

Sunny Cove és un nom en clau per a una microarquitectura de CPU desenvolupada per Intel, llançat per primera vegada el setembre de 2019. Succeeix la microarquitectura Palm Cove i es fabrica amb el node de procés 10 nm d'Intel [1] La microarquitectura s'implementa en processadors Intel Core de 10a generació per a mòbils (nom en codi Ice Lake) i processadors de servidor escalables Xeon de tercera generació (nom en codi Ice Lake-SP ). Els processadors mòbils Intel Core de 10a generació es van llançar el setembre de 2019, mentre que els processadors de servidor Xeon es van llançar el 6 d'abril de 2021.[2]

No hi ha productes d'escriptori amb Sunny Cove. Tanmateix, s'utilitza una variant anomenada Cypress Cove per als processadors d'escriptori Intel Core d'onzena generació (nom en clau Rocket Lake). Cypress Cove és una versió de la microarquitectura Sunny Cove retroportada al node de procés de 14 nm d'Intel.[3]

El successor directe de la microarquitectura Sunny Cove és la microarquitectura Willow Cove, que alimenta els processadors mòbils Intel Core d'onzena generació.[4]

Característiques

[modifica]

Sunny Cove va ser dissenyat per l'equip de disseny de processadors d'Intel Israel a Haifa, Israel.[5][6]

Intel va publicar detalls sobre Ice Lake i la seva microarquitectura, Sunny Cove, durant el Dia de l'Arquitectura Intel el desembre de 2018, afirmant que els nuclis de Sunny Cove es centrarien en el rendiment d'un sol fil, noves instruccions i millores d'escalabilitat. Intel va afirmar que les millores de rendiment s'aconseguirien fent que el nucli sigui "més profund, ampli i intel·ligent".[7]

Sunny Cove inclou un augment del 50% en la mida de la memòria cau de dades L1, una memòria cau L2 més gran depenent de la mida del producte, una memòria cau μOP més gran i un TLB de segon nivell més gran. El nucli també ha augmentat d'amplada, augmentant els ports d'execució de vuit a deu i duplicant l'amplada de banda de la botiga L1. L'amplada d'assignació també ha augmentat de quatre a cinc. L'esquema de paginació de 5 nivells admet un espai d'adreces lineals de fins a 57 bits i un espai d'adreces físiques de fins a 52 bits, augmentant l'espai de memòria virtual a 128 petabytes, des de 256 terabytes, i la memòria física adreçable a 4. petabytes, més que 64 terabytes.[8][9]

Millores

[modifica]
  • De mitjana, un augment del 18% en IPC en comparació amb Skylake del 2015 funcionant a la mateixa freqüència i configuració de memòria
  • Augmenta la memòria cau de dades L1: 48 kiB (a partir de 32 kiB)
  • Memòria cau L2: 512 kiB
  • Caché de microinstruccions més gran (2304 entrades, més que 1536)
  • Buffer de reordenació més gran (352, més que 224 entrades)
  • Dynamic Tuning 2.0 que permet que la CPU es mantingui a les freqüències turbo durant més temps
  • Acceleració de maquinari per a operacions SHA (Secure Hash Algorithms)
  • Nous subconjunts d'instruccions AVX-512:
  • Descodificador més ampli (des del descodificador 3 simples + 1 complex de 4 vies de Skylake fins al descodificador 4 simples + 1 complex de 5 amples de Sunny cove)
  • ROB 1,6 vegades més gran (352, més que 224 entrades)
    • Programador
      • Programador 1,65 vegades més gran (160 entrades, més que 97)
      • Despatx més gran (de 10 vies, a partir de 8)
    • Fitxer de registre d'enters 1,55 vegades més gran (280 entrades, més que 180)
    • Fitxer de registre vectorial 1,33 vegades més gran (224 entrades, més que 168)
    • Cues de programació distribuïdes (4 cues de programació, de 2)
  • Intel Deep Learning Boost, utilitzat per a l'aprenentatge automàtic / acceleració d'inferència d'intel·ligència artificial

Referències

[modifica]
  1. ↑ Garreffa, Anthony. «Intel teases its Ice Lake & Tiger Lake family, 10nm for 2018 and 2019» (en anglès americà). TweakTown, 21-01-2016. [Consulta: 3 juny 2016].
  2. ↑ «Media Alert: Intel to Launch 3rd Gen Intel Xeon Scalable Portfolio» (en anglès americà). Intel Newsroom, 22-03-2021. [Consulta: 9 abril 2021].
  3. ↑ Cutress, Ian. «Intel's 11th Gen Core Rocket Lake Detailed: Ice Lake Core with Xe Graphics» (en anglès americà). AnandTech, 29-10-2020. [Consulta: 6 abril 2021].
  4. ↑ Cutress, Ian. «Intel's 11th Gen Core Tiger Lake SoC Detailed: SuperFin, Willow Cove and Xe-LP» (en anglès americà). AnandTech, 13-08-2020. [Consulta: 29 setembre 2020].
  5. ↑ «Intel launches 10th gen core processor developed in Israel» (en hebreu). en.globes.co.il, 28-05-2019. [Consulta: 6 octubre 2019].
  6. ↑ Solomon, Shoshanna. «Intel launches new processors that bring AI to the PC, sired by Haifa team» (en anglès americà). The Times of Israel, 28-05-2019. [Consulta: 6 octubre 2019].
  7. ↑ Cutress, Ian. «Intel's Architecture Day 2018: The Future of Core, Intel GPUs, 10nm, and Hybrid x86» (en anglès americà). AnandTech, 12-12-2018. [Consulta: 14 gener 2019].
  8. ↑ «5-Level Paging and 5-Level EPT» (en anglès americà). Intel, 01-05-2017.
  9. ↑ Cutress, Ian. «Intel's Architecture Day 2018: The Future of Core, Intel GPUs, 10nm, and Hybrid x86» (en anglès americà). AnandTech, 12-12-2018. [Consulta: 14 gener 2019].