فرایند ۶۵ نانومتر

فرایند ۶۵ نانومتر

فرایند ۶۵ نانومتر گره طرح‌نگارنوری پیشرفته است که در ساخت نیم‌رسانا سیماس (ماسفت) استفاده می‌شود. پهنای‌باند خطوط چاپی (یعنی طول گیت ترانزیستور) می‌توانند به حداقل ۲۵ نانومتر برسند به‌طور اسمی فرایند ۶۵ نانومتر، درحالی‌که گام بین دو خط ممکن است از ۱۳۰ نانومتر بیشتر باشد^[۱] برای مقایسه، ریبوزوم‌های سلولی حدود ۲۰ نانومتر انتها-به-انتها است. یک بلور سیلیکون بدنه دارای ثابت شبکه ۰_/۵۴۳ نانومتر است، بنابراین چنین ترانزیستورهایی از مرتبه ۱۰۰ اتم هستند. توشیبا و سونی فرایند ۶۵ نانومتر را در سال ۲۰۰۲ اعلام کردند،^[۲] قبل از شروع فوجیتسو و توشیبا در سال ۲۰۰۴،^[۳] و سپس تی‌اس‌ام‌سی تولید را درسال ۲۰۰۵ آغاز کرد.^[۴] تا سپتامبر ۲۰۰۷، اینتل، ای‌ام‌دی یونایتد مایکروالکترونیکس کورپوریشن (UMC)، آی‌بی‌ام و چارتد نیز تراشه‌های ۶۵ نانومتر تولید می‌کردند.

ضخامت گیت، یکی دیگر از ابعاد مهم، به اندازه ۱_/۲ نانومتر (Intel) کاهش می‌یابد. فقط چند اتم قسمت «کلید» ترانزیستور را عایق می‌کند و لذا باعث می‌شود که بار از طریق آن جریان یابد. این اثر نامطلوب، نشت، ناشی از تونل‌زنی کوانتومی است. شیمی جدید دی الکتریک‌های گیت با کاپای-بالا باید با فنون‌های موجود، از جمله بایاس زیرلایه و ولتاژ آستانه چندگانه، ترکیب شود تا با جلوگیری از نشت از مصرف توان جلوگیری شود.

مثال: فرایند ۶۵ نانومتر فوجیتسو^[۵][۶]

• طول گیت: ۳۰ نانومتر (با کارایی بالا) تا ۵۰ نانومتر (کم-مصرف)
• ولتاژ هسته: ۱_/۰ ولت
• ۱۱ لایه میان‌هابند مسی با استفاده از نانو-خوشه‌بندی سیلیس به عنوان κ دی‌الکتریک فوق‌العاده کم (κ = ۲_/۲۵)
• فلز ۱ گام: ۱۸۰ نانومتر
• سورس/درین نیکل سیلیکا
• ضخامت اکسید گیت: ۱_/۹ نانومتر (n) و ۲_/۱ نانومتر (p)

در واقع دو نسخه از این فرایند وجود دارد: CS200، با تمرکز بر کارایی بالا، و CS200A، با تمرکز بر کم-مصرفی.^[۷][۸]

منابع

1. 2006 industry roadmap بایگانی‌شده در سپتامبر ۲۷, ۲۰۰۷ توسط Wayback Machine, Table 40a.
2. "Toshiba and Sony Make Major Advances in Semiconductor Process Technologies". Toshiba. 3 December 2002. Retrieved 26 June 2019.
3. Williams, Martyn (12 July 2004). "Fujitsu, Toshiba begin 65nm chip trial production". InfoWorld. Retrieved 26 June 2019.
4. "65nm Technology". TSMC. Retrieved 30 June 2019.
5. «link to press release». بایگانی‌شده از اصلی در ۲۷ سپتامبر ۲۰۱۱. دریافت‌شده در ۲۲ آوریل ۲۰۲۰.
6. «link to presentation» (PDF). بایگانی‌شده از اصلی (PDF) در ۱۶ مه ۲۰۲۰. دریافت‌شده در ۲۲ آوریل ۲۰۲۰.
7. "Fujitsu Introduces World-class 65-Nanometer Process Technology for Advanced Server, Mobile Applications". Fujitsu (Press release). Sunnyvale, CA. September 20, 2005. Archived from the original on 2011-09-27. Retrieved 2008-08-10.
8. Kim, Paul (February 7, 2006). 65nm CMOS Process Technology (PDF). DesignCon. Fujitsu.

عمومی

• "Intel to cut Prescott leakage by 75% at 65nm". The Register. August 31, 2004. Retrieved 2007-08-25.
• Engineering Sample of the "Yonah" core Pentium M, IDF Spring 2005, ExtremeTech
• "AMD's 65 nano silicon ready to roll". The Inquirer. September 2, 2005. Archived from the original on 25 November 2005. Retrieved 2007-08-25.

پیشین: 90 nm

ماسفت فرایندهای ساخت

پسین: 45 nm